Registrácia | Prihlásiť
« Prvá | ‹ Predošlá | Ďalšia › | Posledná »
Projektov 2 | Str. 1 / 1


Uni / Názov projektu Kvalita
Opis a simulácia kombinačného logického obvodu (jazyk VHDL)
80,5 %
Opis a simulácia sekvenčného logického obvodu
86,2 %

« Prvá | ‹ Predošlá | Ďalšia › | Posledná »
Na stranu: Str.: