Uni / Názov projektu	Kvalita
Opis a simulácia sekvenčného logického obvodu	86,2 %
Opis digitálnych systémov (zadanie č. 2)	84,4 %
Popis a implementácia jazyka VHDL	82,7 %
Opis a simulácia kombinačného logického obvodu (jazyk VHDL)	80,5 %
Opis digitálnych systémov (zadanie č. 1)	79,5 %
Špecifikačné a opisné jazyky v jazyku VHDL (3. zadanie)	76,7 %
Programovateľné obvody (zadanie č. 10)	74,7 %
VHDL vs Verilog	71,4 %
Programovateľné obvody - Gray so signalizáciou číslice pomocou 7segmentového zobrazovača	62,3 %