Semestrálna práca: VHDL vs Verilog

V práci su detailne porovnané dva najpoužívanejšie programovacie jazyky na popis hardvéru a to jazyky VHDL a Verilog. Práca poukazuje na prednosti a nedostatky každého z týchto jazykov, v rôznych oblastiastiach, pričom za jazyk VHDL budeme považovať jazyk popísaný v štandarde IEEE 1076-2008 a za jazyk Verilog budeme považovať revíziu tohto jazyka popísanú v štandarde 1364-2005....